224G SERDES — 超大規(guī)模數(shù)據(jù)中心、人工智能和高性能計(jì)算應(yīng)用的基礎(chǔ)

  ICC訊 224G SERDES(串行器/解串器)是一種高速接口技術(shù)，是下一代 1.6Tb 鏈路的基礎(chǔ)。將 224G 信號(hào)從專(zhuān)用集成電路(ASIC)傳輸?shù)交ミB部件及更遠(yuǎn)的地方，仍然是 1.6Tb 部署和規(guī)模化的關(guān)鍵挑戰(zhàn)。

  每條 1.6Tb 鏈路使用8條 224G 信令通道。對(duì)于以太網(wǎng)而言，其實(shí)際運(yùn)行速率為 212.5 Gb/s，其中包括一些用于前向糾錯(cuò)(FEC)的開(kāi)銷(xiāo)，這種基于里德-所羅門(mén)糾錯(cuò)碼的 FEC 被稱(chēng)為 “外部 FEC”。這為從專(zhuān)用集成電路到模塊的可靠電氣鏈路提供了足夠的保護(hù)。IEEE 802.3.dj 標(biāo)準(zhǔn)定義了一種額外的內(nèi)部 FEC(有時(shí)稱(chēng)為 FECi)，它提供了額外的編碼增益，有助于滿足要求更苛刻的光鏈路的連接需求。

  PAM-4助力強(qiáng)大的基于數(shù)字信號(hào)處理(DSP)的SERDES

  可以說(shuō)，我們現(xiàn)在正進(jìn)入第三代PAM-4(四電平脈沖幅度調(diào)制)電氣信令時(shí)代。自 400GbE(使用8條 53Gbd 通道)以來(lái)，PAM-4 調(diào)制技術(shù)就已確立。

  向 PAM-4 轉(zhuǎn)變帶來(lái)的一個(gè)重大變化是出現(xiàn)了功能強(qiáng)大的基于DSP的SERDES。這些SERDES使用先進(jìn)的 DSP 濾波器以及基于 DSP 的時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)技術(shù)，能夠處理復(fù)雜的信道損傷問(wèn)題，包括衰減和反射，而這些問(wèn)題對(duì)于基于模擬技術(shù)的SERDES來(lái)說(shuō)極具挑戰(zhàn)性。當(dāng)然，模擬技術(shù)在基于 DSP 的SERDES中仍然起著關(guān)鍵作用。在 DSP 模塊內(nèi)的模數(shù)轉(zhuǎn)換器(ADC)之前，大部分初始處理是通過(guò)模擬技術(shù)完成的，但 DSP 技術(shù)是實(shí)現(xiàn) 224G PAM-4 通道的基礎(chǔ)。

  在如此高的速度下，信道錯(cuò)誤必然會(huì)發(fā)生。這就是為什么 IEEE 在鏈路中納入了前向糾錯(cuò)(FEC)技術(shù)。然而，隨著速率的提高和 DSP 復(fù)雜度的增加，簡(jiǎn)單的誤碼率(BER)測(cè)量并不適用于1.6Tb 領(lǐng)域。

  為什么簡(jiǎn)單的誤碼率測(cè)試儀(BERT)不夠用

  傳輸過(guò)程中會(huì)出現(xiàn)錯(cuò)誤。諸如衰減、串?dāng)_、噪聲和反射等損傷因素會(huì)在信道中共同作用并影響信號(hào)，降低信噪比，最終導(dǎo)致錯(cuò)誤發(fā)生。再加上基于 DSP 的SERDES，它可能會(huì)將復(fù)雜的錯(cuò)誤情況傳遞給更高層的邏輯模塊，如物理編碼子層(PCS)和前向糾錯(cuò)(FEC)模塊。更關(guān)鍵的是，這可能會(huì)導(dǎo)致出現(xiàn)令人困惑的突發(fā)錯(cuò)誤情況，使得簡(jiǎn)單的誤碼率測(cè)試儀(BERT)工具無(wú)法進(jìn)行分析。

  支持 1.6Tb 的 224G SERDES需要比簡(jiǎn)單的誤碼率測(cè)試儀(BERT)更具洞察力的工具。憑借自 53G PAM-4 以來(lái)積累的經(jīng)驗(yàn)，并基于最新一代的 224G SERDES，VIAVI目前正在支持多家公司開(kāi)發(fā)、調(diào)試和交付 1.6Tb 設(shè)備。

  VIAVI是首家將 1.6Tb/s 測(cè)試解決方案推向市場(chǎng)的公司，我們一直通過(guò)幫助全球客戶開(kāi)發(fā)和驗(yàn)證1.6Tb/s 模塊，積極為生態(tài)系統(tǒng)提供支持。

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